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주문형 반도체 Floorplan 자동화 (1)
두줄요약
ASIC Floorplan의 수작업 배치 문제를 강화학습 기반 Placer로 자동화하는 접근을 소개했습니다. 저복잡도 Netlist에서 전문가와 ICC2 자동 배치에 가까운 성능을 확인했습니다.
문제 상황
- ASIC Physical Design의 Floorplan 단계에서 수십~수백 개 Macro와 대규모 연결 관계를 고려해야 하는 수작업 배치
- 후속 설계 검증에 장시간이 소요되고, 전문가 숙련도에 따른 설계 품질·일정 편차
- 짧은 Wire 길이와 제한된 Routing Resource 사이의 Violation 방지 요구
원인 분석
- Macro 배치 결과가 Placement·Routing 및 PPA에 연쇄적으로 영향
- 메타 휴리스틱 방식의 문제 규모 증가 시 긴 탐색 시간과 수렴 불확실성
- Netlist·Chip Canvas 변경 시 배치 탐색 재수행 필요
해결 방법
- Standard Cell 클러스터링으로 강화학습 배치 대상 규모 축소
- 연결 관계와 현재 배치 정보를 뉴럴 네트워크로 임베딩하고, Agent가 순차적 배치 위치 결정
- Placement Optimization 후 WNS와 Frequency로 Floorplan 결과 검증
성능/운영 포인트
- 약 12만 소자 저복잡도 Netlist에서 전문가 및 ICC2 Macro Auto Placement와 유사한 성능 확인
- WNS 0 이상과 Frequency 최대화를 목표로 한 Performance 중심 평가
- 향후 60만·100만 소자 Netlist와 최소 추가 학습 기반 일반화 목표
