AI
주문형 반도체 (ASIC) Floorplan 자동화 - Part II
두줄요약
강화학습으로 ASIC Floorplan의 수작업 배치 문제를 자동화하는 환경과 모델을 설계했습니다. GNN·CNN과 HPWL·혼잡도 보상으로 배치 품질을 근사했습니다.
문제 상황
- 수백 개 Macro와 대량의 Standard Cell 연결성을 고려하는 ASIC Floorplan의 큰 탐색공간
- 수작업 배치와 EDA Tool 평가 반복에 따른 장시간 소요 및 숙련도별 품질 편차
구조와 흐름
- 빈 Chip Canvas에서 소자를 하나씩 배치하고, 완료 시점에 보상을 계산하는 강화학습 환경
- Netlist 연결 구조 임베딩용 GNN과 배치 상태 기반 위치 확률분포 산출용 CNN의 2단계 모델
- Standard Cell 클러스터링, 연속 Canvas의 2차원 Grid 이산화, Grid Cell 선택 기반 배치
선택 이유
- 새 Netlist마다 초기화가 필요한 Simulated Annealing·Genetic Algorithm 대비 강화학습의 일반화 가능성
- Hypergraph Clustering용 hMETIS와 배치 품질 근사용 HPWL 적용
주의할 점
- 실제 EDA 평가의 긴 실행 시간으로 빠른 근사 보상함수 필요
- Wire Length 최소화와 Routing Congestion 분산을 함께 고려하는 다목적 최적화
- Routing Resource 공급량 부재에 따른 균일 공급 가정과 밀도 제약
